2024.01.10 - [Verilog/Basic] - [Testbench] 1. 테스트벤치의 구조
[Testbench] 1. 테스트벤치의 구조
Verilog 설계 시, testbench 코딩을 통해 예상대로 작동하는지 확인. testbench 코딩 언어 VHDL Verilog System Verilog 업계에서 많이 채택됨. 가장 일반적으로 사용되는 언어. FPGA 설계를 위해 skill을 배우는 것
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2024.01.10 - [Verilog/Basic] - [Testbench] 2. DUT 인스턴스화
[Testbench] 2. DUT 인스턴스화
testbench 작성의 시작 ==테스트의 top level로써 행동하는 verilog module 만들기== input, output X 테스트벤치 모듈이 완전히 독립적으로 작동해야하기 때문. module (); // 테스트벤치 코드 작성 endmodule : 테스
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2024.01.10 - [Verilog/Basic] - [Testbench] 3. Time 모델링
[Testbench] 3. Time 모델링
design code 와 testbench code 의 차이점 testbench는 synthesize (합성 가능)에 신경 쓸 필요가 없다. 위의 결과로, 시간을 많이 쓰는 special 구조체를 쓸 수 있다. ==test stimulus 를 만드는 데 매우 중요== delay를
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2024.01.13 - [Verilog/Basic] - [Testbench] 4. initial block
[Testbench] 4. initial block
procedural block의 type 중 하나 always blocks도 procedural block initial block 이 블록 내에서 작성하는 모든 코드는 시뮬레이션 시 ==한 번만 실행== initial begin // 코드 작성 end initial block ==not synthesizable== 시뮬
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2024.01.13 - [Verilog/Basic] - [Testbench] 5. forever loop
[Testbench] 5. forever loop
loop는 매우 중요한 함수이다. forever loop testbench 에서 사용하는 중요한 loop type 실제로 무한 loop를 만드는 것. 시뮬레이션 중 계속 실행되는 코드 섹션을 생성 forever begin // code here end 무한 루프 다
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2024.01.13 - [Verilog/Basic] - [Testbench] 6. System Tasks
[Testbench] 6. System Tasks
verilog는 테스트벤치 작성시 도움이 되는 task와 함수가 내장되어 있음. 이를 통칭 'system tasks or system functions'라고 하며 항상 '$' 기호로 시작 $display $monitor $time $display 시뮬레이션 중 콘솔에 표시되
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2024.01.13 - [Verilog/Basic] - [Testbench] 7. 테스트벤치 full 작성
[Testbench] 7. 테스트벤치 full 작성
예제를 통해 테스트벤치 작성 가능한 모든 input 조합을 전부 생성할 예정 회로 분석 2 inputs AND gate D ff 1. Create a Testbench Module 테스트벤치 코드가 들어갈 빈 모듈을 선언 테스트벤치 모듈의 이름 선
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2024.01.13 - [Verilog/Basic] - [Testbench] 8. 예제 풀이
[Testbench] 8. 예제 풀이
1. 기본 테스트벤치에서 DUT에 inputs를 생성하는 블록은? 더보기 The stimulus block is used to generate inputs to the DUT. 2. 테스트벤치로 사용할 수 있는 빈 모듈을 만드시오. 더보기 module exercise_tb(); // code here
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