[Testbench] 2. DUT 인스턴스화

• testbench 작성의 시작
  • ==테스트의 top level로써 행동하는 verilog module 만들기==
    • input, output X
      • 테스트벤치 모듈이 완전히 독립적으로 작동해야하기 때문.

module <module_name> ();
    // 테스트벤치 코드 작성
endmodule : <module_name>

• 테스트벤치 모듈 생성 이후
  • 테스트 중인 설계를 instantiate해야 함.
  • 코드를 stimulate하기 위해 신호를 설계에 연결 가능.

<module_name> # (
    // parameters가 있으면 여기서 연결
    .<parameter_name> (<parameter_value>)
)
<instance_name> (
    // 모듈 ports에 연결
    .<port_name> (<signal_name>),
    .<port_name> (<signal_name>)
);

• 이 작업이 완료되면 FPGA에 stimulus를 작성할 준비가 됨.
  • clock generating, reset, FPGA로 전송할 test data 생성이 포함.
  • 이를 위해 베릴로그 구조체를 사용해야함.
    • initial blocks
    • forever loops