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Project12

[10] Single Cycle Processor Datapath 분석 gemini가 그린 블록 다이어그램입니다.Single Cycle아시다시피 single cycle은 위 5단계의 명령어 처리 구조를 한 clock cycle에 완료한다는 의미입니다. 각 Stage 별 내용을 한번 봅시다.Datapath 분석IF Stage목표: "다음에 실행할 명령어를 메모리에서 가져오자."pc_reg에서 현재 실행할 명령어의 주소(pc_o)를 출력합니다.instr_mem에서는 pc_o를 받아, 그곳에 저장된 32bit instruction(instr_o)를 출력합니다.이와 동시에 PC + 4를 pc_plus4에서 진행합니다. 이는 다음 명령어를 의미합니다. 메모리 주소는 4byte씩 이동합니다.PCSrc Mux는 다음 cycle의 PC 값을 결정합니다. 기본적으로는 pc+4이지만, Bra.. 2026. 1. 6.
[9] PC Unit, Memory 및 Single Cycle Processor 설계 PC Counter EZ니까 빠르게 진행할게요. PC를 저장할 수 있는 pc_reg와 32bit +4 가산기 하나 만들겠습니다.PC Unit 설계PC Register 코드`timescale 1ns / 1psmodule pc_reg ( input wire clk_i , // Clock input input wire rst_ni , // Asynchronous reset (Active low) input wire [31:0] pc_next_i , // Next PC address input output reg [31:0] pc_o // Current PC address output); .. 2026. 1. 6.
[8] RISC-V Control Unit 설계 (2) - ALU Decoder 저번 포스트에서 Main Decoder를 만들었습니다.즉슨, OP Code가 입력되면 Main Decoder가 여러 결정 신호를 보내는데, 그중 하나로 ALUOP 신호가 있습니다. ALU Decoder는 이 ALUOP 신호를 가이드라인 삼아서, Instruction에 포함된 세부 정보를 입력으로 받아ALU를 제어하는 신호를 출력합니다. ALU Decoder 진리표case 문 쓰면 쉽게 설계할 수 있겠네요. 중요한 내용들은 아래 Main Decoder 포스트에서 다 써서 이번에는 바로 코드로 넘어가겠습니다.https://han-pu.tistory.com/153 [7] RISC-V Control Unit 설계 (1) - Main DecoderControl Unit을 설계해 봅시다. Control Unit은 .. 2026. 1. 6.
[7] RISC-V Control Unit 설계 (1) - Main Decoder Control Unit을 설계해 봅시다. Control Unit은 CPU Architecture의 핵심이라고 생각합니다.우선 Control Unit의 하위 블록들을 좀 설정해 봅시다.RISC V의 경우 Main Decoder와 ALU Decoder가 필요합니다.Control Unit 블록 다이어그램Main DecoderMain Decoder는 OP Code를 Decoding 합니다.자연스럽게 input은 OP Code 7 bits를 받아옵니다.output은 입력된 OP Code를 Decoding 하여 여러 신호를 출력합니다. 우리가 만들 프로세서의 OP Code를 살펴봅시다.ISA를 보면 뭐가 많습니다... 하위 7bit를 눈 빠지게 쳐다보면 결국 아래와 같습니다.OP Code 종류R-TypeOP Cod.. 2026. 1. 5.
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