2024.01.13 - [Project] - [Statement] 1. if문
[Statement] 1. if문
if statement 와 case statement 에 대해 배울 것. (복습) always blocks 등의 procedural blocks를 쓰는 이유? 순차적으로 실행되는 베릴로그 code를 작성하기 위해. sequential statements if statement case statement Verilog If Sta
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2024.01.13 - [Verilog/Basic] - [Statement] 2. case문
[Statement] 2. case문
4 to 1 mux 회로 large mux에 case 문이 많이 쓰임 가독성이 좋아서. always @(*) begin case (addr) 2'b00 : begin q = a; end 2'b01 : begin q = b; end 2'b10 : begin q = c; end default : begin q = d; end endcase end 고려할 점. blocking assignm
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2024.01.13 - [Verilog/Basic] - [Statement] 3. 예제 풀이
[Statement] 3. 예제 풀이
1. Verilog Design에서 sequential statements를 작성할 때 어떤 blocks를 사용하는가? 더보기 Sequential statements can only be written within a procedural block such as an always block or initial block. 2. if문에서 if를 제외할 때 쓰
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