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Verilog HDL/1. Verilog HDL Basic (문법)

[Testbench] 5. forever loop

by 한PU 2024. 1. 13.
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  • loop는 매우 중요한 함수이다.
  • forever loop
    • testbench 에서 사용하는 중요한 loop type
    • 실제로 무한 loop를 만드는 것.
      • 시뮬레이션 중 계속 실행되는 코드 섹션을 생성
forever begin
    // code here
end
  • 무한 루프
    • 다른 언어에서는 피해야 하는 코드
      • bug 등으로 생각함.
        • break 없는 while(1) 같은 느낌?
    • verilog는 좀 다르다.
      • clock 신호를 생성하기 위해서라도 한번은 씀.
  • clock generating
    • 신호를 지속적으로 반전 ( ~ )
    • forever loop로 구현
initial begin
    clk = 1'b0;
    forever begin
        #1 clk = ~clk;
    end
end
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