[Statement] 3. 예제 풀이

1. Verilog Design에서 sequential statements를 작성할 때 어떤 blocks를 사용하는가?

 

Sequential statements can only be written within a procedural block such as an always block or initial block.

 

2. if문에서 if를 제외할 때 쓰는 키워드는?

 

We can exclude the else and else if keywords if they are not needed.

 

3. 한 번에 실행할 수 있는 if문의 분기는 몇개인가?

 

A maximum of one branch in an if statement can execute at any time.

 

4. case문에서 언제 default 키워드를 제외할 수 있는가?

 

We can exclude the default branch if all valid values of the input signal are explicitly listed.

 

5. 6 to 1 mux 코드를 case문으로 작성하시오.

728x90

always @(*) begin
	case (addr)
		3'b000 : begin
			q = a;
		end
		3'b001 : begin
			q = b;
		end
		3'b010 : begin
			q = c;
		end
		3'b011 : begin
			q = d;
		end
		3'b100 : begin
			q = e;
		end
		default : begin
			q = f;
		end
	endcase
end

 

6. 위 코드를 if문으로 작성하시오.

반응형

always @(*) begin
	if (addr == 3'b000) begin
		q = a;
	end
	else if (addr == 3'b001) begin
		q = b;
	end
	else if (addr == 3'b010) begin
		q = c;
	end
	else if (addr == 3'b011) begin
		q = d;
	end
	else if (addr == 3'b100) begin
		q = e;
	end
	else begin
		q = f;
	end
end