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HW Design/1. Verilog HDL Basic

[Testbench] 3. Time 모델링

by 한PU 2024. 1. 10.
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  • design code 와 testbench code 의 차이점
    • testbench는 synthesize (합성 가능)에 신경 쓸 필요가 없다.
  • 위의 결과로, 시간을 많이 쓰는 special 구조체를 쓸 수 있다.
    • ==test stimulus 를 만드는 데 매우 중요==
  • delay를 모델링할 수 있는 구조체.
    • #<time>
      • 시간 단위 delay를 모델링
#10
  • semi-colon (;) 사용 X
  • 이대로 쓰면 컴파일러 오류 발생 가능
  • ==할당과 같은 코드 줄에 delay를 작성하는 것이 일반적==
    • 스케줄러 역할을 함.
      • 신호 변경이 지연 시간 이후에 이루어지도록 예약
// A 는 10 시간단위 뒤에 1로 할당
#10 a = 1'b1;
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