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Verilog HDL/1. Verilog HDL Basic (문법)

[Statement] 2. case문

by 한PU 2024. 1. 13.
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  • 4 to 1 mux 회로
    • large mux에 case 문이 많이 쓰임
      • 가독성이 좋아서.

always @(*) begin
    case (addr)
        2'b00 : begin
            q = a;
        end
        2'b01 : begin
            q = b;
        end
        2'b10 : begin
            q = c;
        end
        default : begin
            q = d;
        end
    endcase
end
  • 고려할 점.
      1. blocking assignment를 한다는 것.
        • non-blocking은 ff이 배치되기 때문.
      1. default 키워드는 제거 가능
        • d 에 대한 addr는 따로 명시해줘야함.
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