[Testbench] 1. 테스트벤치의 구조

• Verilog 설계 시, testbench 코딩을 통해 예상대로 작동하는지 확인.
• testbench 코딩 언어
  • VHDL
  • Verilog
  • System Verilog
    • 업계에서 많이 채택됨.
    • 가장 일반적으로 사용되는 언어.
    • FPGA 설계를 위해 skill을 배우는 것은 중요.
  • 한 번에 한 언어에 집중하자.
    • 이번 글에선 Verilog에 집중.
    • testbench 설계를 더 배우고 싶으면 udemy 등에서 유로 강의도 존재.

Architecture of a Basic Testbench

• Testbench
  • non-synthesizable (합성 불가능한) Verilog 코드로 구성
  • 설계에 대한 입력을 생성하고 출력이 올바른지 확인

• Stimulus block
  • 입력 생성
• Output Checker
  • 출력 테스트
• Stimulus, Checker는 더 큰 설계의 경우 별도의 파일로 구성
  • 두 가지 다양한 요소를 하나의 파일에 포함시킬 수 도 있음.
• 예제 문제에 대한 해결책을 테스트할 수 있는 skill 소개
  • output checker는 깊게 다루지 X
    • simulation tool 을 통해 waveform 관찰 가능
      • vivado, quartus 등
      • icarus verilog -> GTKWave를 통해 관찰 가능
      • EDA playground 도 있음.