728x90 반응형 전체 글122 [직무 분석] ASIC World로 보는 디지털 설계 엔지니어 직무 분석 디지털 설계? Verilog 로 코드짜고 뚱땅 뚱땅 설계하는 일. 대충 설계 다 하면 공정에서 그대로 Chip이 나온다고 알고 있습니다. ASIC World? http://www.asic-world.com/ WELCOME TO WORLD OF ASIC There just isn't a great source of detailed VLSI/DIGITAL information out there. If I actually keep this up, this should be it. However, unless people take an active interest and submit some ideas, tutorials, examples, may be some cores etc., it may die ver .. 2024. 1. 17. [Verilog] 베릴로그 기초 문법 Full 정리 요약이 글을 찾은 분들은 Verilog HDL에 대한 기초적인 이해가 있을 것이다.Verilog HDL을 잘 하려면 어떻게 해야할까?여타 다른 코딩이 그렇듯, 많이 만들어 봐야한다.Verilog 코딩을 많이 해보진 않았지만... 제일 처음 시작한게 2022년 후반기이므로 처음 만져본 이후 2년이 흘렀다.그 간의 생각들을 정리해서 글을 써보겠다. (아래 링크 참조) 2024.09.10 - [HW Design/RoadMap] - [Verilog] 베릴로그를 잘 하려면...(1) [Verilog] 베릴로그를 잘 하려면...(1)Verilog HDL이란?우선 HDL은 Hardware Description Language이다. 즉 HW 표현 언어이다.베릴로그는 다른 언어와 다른 언어로 치는 경우가 많은데, HW .. 2024. 1. 16. [Verilog Tutorial] level-10 Reusable Code 모음 2024.01.16 - [Verilog/Basic] - [Reusable Code] 1. 매개변수 [Reusable Code] 1. 매개변수 reusable code parameters 사용 parameterized module generate 문 generate for block generate if block generate case block Verilog Parameter 모듈을 인스턴스화할 때 값을 할당할 수 있는 로컬 상수 매개변수 범위 제한 동일한 모 han-pu.tistory.com 2024.01.16 - [Verilog/Basic] - [Reusable Code] 2. 생성문 [Reusable Code] 2. 생성문 generate 문 코드 블록을 조건부 or 반복적으로 생성하기 위함. .. 2024. 1. 16. [Reusable Code] 3. 예제 풀이 1. parameterized modules의 장점은? 더보기 We can configure the functionality of the module when we instantiate it. This allows us to make our code easier to reuse. 2. generate block은 어떤 용도로 사용하는가? 더보기 We use them to control the way that our designs are compiled and built. They allow us to conditionally include blocks of code in our design at compilation time. 3. for loop와 generate for block의 차이점은? 더보기 .. 2024. 1. 16. [Reusable Code] 2. 생성문 generate 문 코드 블록을 조건부 or 반복적으로 생성하기 위함. concurrent 코드 블록에서만 사용 가능 always block, initial block 내에 포함 불가능. generate 키워드 + if문, case문, for loop if, case generate 문 조건부로 코드를 생성 for generate 문 반복적으로 코드를 생성 generate block 내부에 verilog 코드 작성 가능 always block 모듈 인스턴스화 기타 generate 문 Verilog 2001 Standard 에 도입 됨. 1995 에서는 사용 불가 Generate For loop in Verilog generate block 내에서 for loop를 사용하여 여러 인스턴스를 반복적으로 생성.. 2024. 1. 16. [Reusable Code] 1. 매개변수 reusable code parameters 사용 parameterized module generate 문 generate for block generate if block generate case block Verilog Parameter 모듈을 인스턴스화할 때 값을 할당할 수 있는 로컬 상수 매개변수 범위 제한 동일한 모듈을 여러 번 호출하고 매개변수에 다른 값을 할당 가능 모듈의 동작을 즉석에서 구성 가능 module #( parameter = ) ( // Port 선언 ); - 이름 부여 - 코드 내에서 매개변수 값을 호출 - 기본값 할당 - 값을 특별히 할당하지 않고도 컴포넌트를 인스턴스화 가능. 인스턴스화 // named 연결 (2001 Standard에 추가) # ( . () ) ( // P.. 2024. 1. 16. [Verilog Tutorial] level-9 Function and Task 모음 2024.01.16 - [Verilog/Basic] - [Function and Task] 1. 베릴로그 함수 [Function and Task] 1. 베릴로그 함수 subprograms tasks functions reusable한 코드를 작성할 수 있음. 최대한 reusable하게 만드는것이 좋음. function과 task의 차이점. 차이점 1 function을 작성하면 계산을 수행하여 단일 값을 반환 task는 여러 개의 han-pu.tistory.com 2024.01.16 - [Verilog/Basic] - [Function and Task] 2. Task [Function and Task] 2. Task reusable한 작은 코드 섹션을 작성할 때 사용 time consuming constr.. 2024. 1. 16. [Function and Task] 3. 예제 풀이 1. task 와 function의 두 가지 차이점은? 더보기 A task can have ore than one output but a function can only have one. A function can not consume time but a task can. 2. normal 함수와 automatic 함수의 차이점은? 더보기 Normal verilog functions use static memory allocation whereas automatic functions use dynamic memory allocation. 3. integer inputs와 그 곱이 return인 함수를 작성하시오. 더보기 function integer product(input integer a, b, c).. 2024. 1. 16. 이전 1 ··· 3 4 5 6 7 8 9 ··· 16 다음 728x90 반응형
