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한이음 ICT 멘토링 수행 확인서 아파트 베란다에 설치하는 태양광 추적 스마트 솔라셀 프로젝트 수행 확인서 2024. 1. 30.
2023학년도 적용 설계방 이수증 스마트 멀티탭 + 솔라 트래킹 태양광 충전기 그린 에너지 시스템 제작 (IoT, ML 등의 기술 활용) 최우수상 받았습니다. 2024. 1. 26.
[HDLBits 해설] Vector 2 문제 링크 : https://hdlbits.01xz.net/wiki/Vector2 문제 32-bit input과 output이 있다. 각 신호는 4-byte씩 끊어서 볼 수 있다. input의 byte 순서를 반대로 output 에 저장하라. AaaaaaaaBbbbbbbbCcccccccDddddddd => DdddddddCcccccccBbbbbbbbAaaaaaaa Module 선언 module top_module( input [31:0] in, output [31:0] out );// // assign out[31:24] = ...; endmodule 내 풀이 module top_module( input [31:0] in, output [31:0] out ); assign out [31:24] = in .. 2024. 1. 22.
[HDLBits 해설] Vector 1 문제 링크 : https://hdlbits.01xz.net/wiki/Vector1 문제 16bits, [15:0] input 을 8 bit씩 반반 나눠서 output으로 보내는 combinational circuit 설계 lower [7:0] byte 와 upper [15:8] byte 로 나누시오. Module 선언 `default_nettype none // Disable implicit nets. Reduces some types of bugs. module top_module( input wire [15:0] in, output wire [7:0] out_hi, output wire [7:0] out_lo ); endmodule 내 풀이 `default_nettype none // Disable .. 2024. 1. 22.
[Verilog] 세제곱 Pipeline 설계 Pipeline 기능 정의 input에 대한 세제곱 값을 출력 input 값이 유효한지 확인하는 valid 신호 Pipeline Latency : 3 cycle Throughput : 1 cycle 회로도 결과 Waveform 초반 부분 (사진 위) 후반 부분 (사진 아래) 2024. 1. 22.
[Verilog] 100진 Counter 설계 100진 Counter 기능 정의 simulation 시작 시 rst로 cnt 초기화 positive edge clk 일 때 cnt 1 씩 증가 100이 되면 100에서 더이상 증가하지 않는 신호 99에서 0으로 순환하는 신호 회로도 cnt 1씩 증가하는 회로 블록 다이어그램 결과 waveform 2024. 1. 22.
[HDLBits 해설] Vector0 문제 링크 : https://hdlbits.01xz.net/wiki/Vector0 문제 input에 3bit 버스 선언 출력을 4개로 분할하여 할당하십 Module 선언 module top_module ( input wire [2:0] vec, output wire [2:0] outv, output wire o2, output wire o1, output wire o0 ); endmodule 내 풀이 module top_module ( input wire [2:0] vec, output wire [2:0] outv, output wire o2, output wire o1, output wire o0 ); // Module body starts after module declaration assign ou.. 2024. 1. 18.
[HDLBits 해설] 7458 문제 링크 : https://hdlbits.01xz.net/wiki/7458 오늘부터 최소 1문제 이상 업로드 하겠습니다. 문제 설계하십셔. 방법 1. assign으로 output 할당 방법 2. output의 intermediate signals를 wire로 할당 Module 선언 module top_module ( input p1a, p1b, p1c, p1d, p1e, p1f, output p1y, input p2a, p2b, p2c, p2d, output p2y ); endmodule 내 풀이 module top_module ( input p1a, p1b, p1c, p1d, p1e, p1f, output p1y, input p2a, p2b, p2c, p2d, output p2y ); wire p1y.. 2024. 1. 18.
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