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Verilog HDL/2. Verilog Practice (연습)

[Verilog] 100진 Counter 설계

by 한PU 2024. 1. 22.
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100진 Counter

기능 정의
  • simulation 시작 시 rst로 cnt 초기화
  • positive edge clk 일 때 cnt 1 씩 증가
  • 100이 되면
    • 100에서 더이상 증가하지 않는 신호
    • 99에서 0으로 순환하는 신호

 

회로도
  • cnt 1씩 증가하는 회로

cnt value 증가 회로

  • 블록 다이어그램

test bench diagram

 

결과
  • waveform

counter waveform

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