[HDLBits 해설] Vector 1

문제 링크 : https://hdlbits.01xz.net/wiki/Vector1

 

문제

16bits, [15:0] input 을 8 bit씩 반반 나눠서 output으로 보내는 combinational circuit 설계

lower [7:0] byte 와 upper [15:8] byte 로 나누시오.

 

Module 선언

`default_nettype none     // Disable implicit nets. Reduces some types of bugs.
module top_module( 
    input wire [15:0] in,
    output wire [7:0] out_hi,
    output wire [7:0] out_lo );

endmodule

728x90

 

내 풀이

`default_nettype none     // Disable implicit nets. Reduces some types of bugs.
module top_module( 
    input wire [15:0] in,
    output wire [7:0] out_hi,
    output wire [7:0] out_lo );

    assign out_hi = in[15 : 8];
    assign out_lo = in[7:0];
    
endmodule

 

결과

 

나이스!

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풀이

단순합니다. in 신호에 15 ~ 0 까지의 lower vector type의 데이터가 저장되어 있습니다.

[15 : 8]은 out_hi로 보내고, [7 : 0]은 out_lo로 보내면 됩니다.