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HW Design/2. Verilog Practice

[Verilog] 세제곱 Pipeline 설계

by 한PU 2024. 1. 22.
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Pipeline

 

기능 정의
  • input에 대한 세제곱 값을 출력
  • input 값이 유효한지 확인하는 valid 신호
  • Pipeline
    • Latency : 3 cycle
    • Throughput : 1 cycle

 

회로도

세제곱 pipeline

 

결과
  • Waveform
    • 초반 부분 (사진 위)
    • 후반 부분 (사진 아래)

waveform 초반 부분

 

waveform 후반 부분

 

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