본문 바로가기
Verilog HDL/2. Verilog Practice (연습)

[Verilog] 세제곱 Pipeline 설계

by 한PU 2024. 1. 22.
728x90
반응형

Pipeline

 

기능 정의
  • input에 대한 세제곱 값을 출력
  • input 값이 유효한지 확인하는 valid 신호
  • Pipeline
    • Latency : 3 cycle
    • Throughput : 1 cycle

 

회로도

세제곱 pipeline

 

결과
  • Waveform
    • 초반 부분 (사진 위)
    • 후반 부분 (사진 아래)

waveform 초반 부분

 

waveform 후반 부분

 

728x90
반응형
저작자표시 비영리 변경금지

'Verilog HDL > 2. Verilog Practice (연습)' 카테고리의 다른 글

[Verilog] SPI Master 구현  (0) 2024.01.31
[Verilog] Counter를 이용한 LED 제어 구현  (0) 2024.01.31
[Verilog] 100진 Counter 설계  (0) 2024.01.22
[Verilog Practice] Clock Gating Model (Waveform)  (0) 2023.10.04
[Verilog Practice] reg 회로 분석  (0) 2023.09.28

관련글

티스토리툴바