본문 바로가기
728x90
반응형

Verilog HDL74

[Verilog] 세제곱 Pipeline 설계 Pipeline Design 기능 정의input에 대한 세제곱 값을 출력input 값이 유효한지 확인하는 valid 신호PipelineLatency : 3 cycleThroughput : 1 cycle 회로도 결과Waveform초반 부분 (사진 위)후반 부분 (사진 아래) 2024. 1. 22.
[Verilog] 100진 Counter 설계 100진 Counter 기능 정의 simulation 시작 시 rst로 cnt 초기화 positive edge clk 일 때 cnt 1 씩 증가 100이 되면 100에서 더이상 증가하지 않는 신호 99에서 0으로 순환하는 신호 회로도 cnt 1씩 증가하는 회로 블록 다이어그램 결과 waveform 2024. 1. 22.
[HDLBits 해설] Vector0 문제 링크 : https://hdlbits.01xz.net/wiki/Vector0 문제 input에 3bit 버스 선언 출력을 4개로 분할하여 할당하십 Module 선언 module top_module ( input wire [2:0] vec, output wire [2:0] outv, output wire o2, output wire o1, output wire o0 ); endmodule 내 풀이 module top_module ( input wire [2:0] vec, output wire [2:0] outv, output wire o2, output wire o1, output wire o0 ); // Module body starts after module declaration assign ou.. 2024. 1. 18.
[HDLBits 해설] 7458 문제 링크 : https://hdlbits.01xz.net/wiki/7458 오늘부터 최소 1문제 이상 업로드 하겠습니다. 문제 설계하십셔. 방법 1. assign으로 output 할당 방법 2. output의 intermediate signals를 wire로 할당 Module 선언 module top_module ( input p1a, p1b, p1c, p1d, p1e, p1f, output p1y, input p2a, p2b, p2c, p2d, output p2y ); endmodule 내 풀이 module top_module ( input p1a, p1b, p1c, p1d, p1e, p1f, output p1y, input p2a, p2b, p2c, p2d, output p2y ); wire p1y.. 2024. 1. 18.
728x90
반응형

티스토리툴바