반응형 Verilog HDL74 [Verilog] SPI Master 구현 SPI Master 기능 정의 slave_id : 0x64 (for write), 0x65 (for read) Address : 8 bits 연속 Access 지원하지 않음. 회로도 결과 2024. 1. 31. [Verilog] Counter를 이용한 LED 제어 구현 Counter를 이용한 LED 제어 기능 정의 Counter를 이용하여 LED를 On/Off 100MHz의 Clock을 입력 받아 0.5s Counter를 구현 회로도 결과 2024. 1. 31. [HDLBits 해설] Vector 2 문제 링크 : https://hdlbits.01xz.net/wiki/Vector2 문제 32-bit input과 output이 있다. 각 신호는 4-byte씩 끊어서 볼 수 있다. input의 byte 순서를 반대로 output 에 저장하라. AaaaaaaaBbbbbbbbCcccccccDddddddd => DdddddddCcccccccBbbbbbbbAaaaaaaa Module 선언 module top_module( input [31:0] in, output [31:0] out );// // assign out[31:24] = ...; endmodule 내 풀이 module top_module( input [31:0] in, output [31:0] out ); assign out [31:24] = in .. 2024. 1. 22. [HDLBits 해설] Vector 1 문제 링크 : https://hdlbits.01xz.net/wiki/Vector1 문제 16bits, [15:0] input 을 8 bit씩 반반 나눠서 output으로 보내는 combinational circuit 설계 lower [7:0] byte 와 upper [15:8] byte 로 나누시오. Module 선언 `default_nettype none // Disable implicit nets. Reduces some types of bugs. module top_module( input wire [15:0] in, output wire [7:0] out_hi, output wire [7:0] out_lo ); endmodule 내 풀이 `default_nettype none // Disable .. 2024. 1. 22. 이전 1 2 3 4 5 6 ··· 19 다음 반응형
