728x90 반응형 전체 글129 [Verilog Operator] 7. Concatenation and Replication Operator 글 제목은 원래 한글로 적나, 한글을 모르겠음요 Concatenation 연결 연산자 ?? 합체 연산자 ?? 벡터, 배열, 숫자 표현을 의미 데이터끼리 붙이는 연산자 Replication 복제 연산자 두 경우 모두 연산자의 output은 vector type input은 single bit, vector type 둘 다 가능 Concatenation Operator Table 연산자 표현 {} Concatenation operator {{}} Replication operator c = { 2'b00, 2'11 }; 2 bit 00과 2bit 11을 concatenation 각 신호의 구분은 , c = 0011b Replication Operator 벡터의 여러 비트에 동일한 값을 할당할 .. 2024. 1. 4. [Verilog Operator] 6. 조건 연산자 == 조건 연산자 (삼항 연산자) 조건문을 기반으로 신호에 데이터를 assign ? 연산자 앞에 논리식을 작성하고, T/F를 판단 output 은 T/F 중 하나에 assign C 언어나 Java에도 있으나, Ternary operator (삼항 연산자) 라고 함. output = ? : 이 true 일 때 output에 true 할당 이 false 일 때 output에 false 할당 // c가 b보다 클 때 a에 c를 assign a = c > b ? c : b; 지루해 죽거따... 언넝 연산자 끝내고 싶네요 C언어할때도 이건 안했는데 ㅠ 2024. 1. 4. [Verilog Operator] 5. 시프트 연산자 == 시프트 연산자 특정한 논리 함수를 위해 사용 Table 연산자 표현 shift right logical shift right arithmetic 디지털 회로를 design 할 때, shift 연산을 자주 사용 두 개의 인수(argument) 필요 시프트 하려는 신호의 이름 이동하려는 비트 logical shift operators 를 사용하면, 신호가 필요한 비트 수 만큼 shift 된 후 모든 빈 위치에 0b가 채워짐. arithmetic shift operators 는 shift된 신호의 부호를 유지 signed types 에만 사용 가능하다. ( 2024.01.02 - [Verilog/Basic] - [Verilog Data Types and Arrays] 2. 기본 데이터 type ) // .. 2024. 1. 4. [Verilog Operator] 4. 논리 연산자 == 논리 연산자 bit wise operators 와 유사 ( 2024.01.04 - [Verilog/Basic] - [Verilog Operator] 3. 관계 연산자 ) But, 논리 연산자는 gates를 모델링 하는 것에 쓰이지 않음 relational operators 와 같이 복잡한 표현을 build ( 2024.01.04 - [Verilog/Basic] - [Verilog Operator] 3. 관계 연산자 ) C 언어, Java와 유사 Full list of logical operators 연산자 표현 && logical AND || logical OR ! logical NOT // 논리 연산자 사용시, 표현식의 요소를 괄호로 묶어 구분하는게 좋다. y = (a == b) && (c == .. 2024. 1. 4. [Verilog Operator] 3. 관계 연산자 == 관계 연산자 다른 두 개의 변수를 비교하기 위해 사용 비교의 결과는 Boolean logical 1 or 0 C 언어, Java와 유사 Full list of relational operators 연산자 표현 > greater than >= greater than or equal to 2024. 1. 4. [Verilog Operator] 2. 산술 연산자 == 산술 연산자 변수를 이용해 수학적 함수를 만드는 데에 사용 synthesizable code 와 같이 사용할 때는 고려해야할 것들이 있음. 덧셈, 뺄셈, 곱셈 연산자는 대부분 합성 가능 But, 논리적 성능이 최적화 되지 않는 경우 존재. 이러한 기능을 특별히 수행하는 논리회로를 설계해야할 수도 있다. 덧셈기, 곱셈기 모듈 등 또는, 효율적인 작업을 위해 FPGA 내의 DSP blocks를 사용할 수도 있다. 모듈러스(modulus), 지수(exponential), 나눗셈(division) 연산자는 synthesizable code 에서 사용할 수 없다. 합성 불가 Full list of arithmetic operators 연산자 표현 + addition - substraction * multip.. 2024. 1. 4. [Verilog Operator] 1. 비트 연산자 Operator (연산자) 에 대해서 배울 예정 디지털 데이터를 처리하는 방법을 제공 대부분의 경우 verilog operators를 사용할 때 합성을 원하는 boolean 표현식, 논리회로를 생성 synthesizable code에 쓸 수 없는 연산자도 존재 Verilog Bit Wise Operators == 비트 연산자 여러개의 single bit inputs를 single bit output으로 조합하기 위해 사용 Verilog Vector Types 에서도 사용 - 2024.01.02 - [Verilog/Basic] - [Verilog Data Types and Arrays] 2. 기본 데이터 type logic gates를 모델링 하는 것에 가장 많이 사용 Full list of bit wis.. 2024. 1. 4. [FPGA] FPGA 설계 공부 로드맵 소개글 FPGA 설계 공부 로드맵을 작성해나갈 예정입니다. 언어는 Verilog HDL을 현재 공부 중입니다. 사용하는 FPGA 보드 2023.11.29 - [FPGA/Basic] - [FPGA] 보드 샀습니다. 위 글 참고해주세요. 제가 사용하는 보드는 HIL-A35T 입니다. xilinx 기반의 저렴한 공부용 보드입니다. 10만원대 가격에 있을건 거의 주어져있고, 보드 개발자가 직접 강의 문서도 작성하여 공부하기 용이합니다. 7-segment 등은 따로 연결하고 dataseet를 찾아보면서 활용해도 좋은 공부가 될것 같습니다. 로드맵 1. Verilog HDL 문법 공부 (기초) 2024.01.16 - [Verilog/RoadMap] - [Verilog] 베릴로그 기초 문법 Full 정리 [Veril.. 2024. 1. 4. 이전 1 ··· 9 10 11 12 13 14 15 ··· 17 다음 728x90 반응형
