[Verilog Operator] 2. 산술 연산자

• == 산술 연산자
• 변수를 이용해 수학적 함수를 만드는 데에 사용
• synthesizable code 와 같이 사용할 때는 고려해야할 것들이 있음.
  • 덧셈, 뺄셈, 곱셈 연산자는 대부분 합성 가능
    • But, 논리적 성능이 최적화 되지 않는 경우 존재.
      • 이러한 기능을 특별히 수행하는 논리회로를 설계해야할 수도 있다.
        • 덧셈기, 곱셈기 모듈 등
      • 또는, 효율적인 작업을 위해 FPGA 내의 DSP blocks를 사용할 수도 있다.
  • 모듈러스(modulus), 지수(exponential), 나눗셈(division) 연산자는 synthesizable code 에서 사용할 수 없다.
    • 합성 불가

Full list of arithmetic operators

연산자	표현
+	addition
-	substraction
*	multiplication
/	division
%	modulus
**	Exponential operator