[Verilog Operator] 6. 조건 연산자

• == 조건 연산자 (삼항 연산자)
• 조건문을 기반으로 신호에 데이터를 assign
• ? 연산자 앞에 논리식을 작성하고, T/F를 판단
  • output 은 T/F 중 하나에 assign
• C 언어나 Java에도 있으나, Ternary operator (삼항 연산자) 라고 함.

output = <condition> ? <true> : <false>

• <condition> 이 true 일 때
  • output에 true 할당
• <condition> 이 false 일 때
  • output에 false 할당

// c가 b보다 클 때 a에 c를 assign
a = c > b ? c : b;

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지루해 죽거따... 언넝 연산자 끝내고 싶네요
C언어할때도 이건 안했는데 ㅠ