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[Verilog Data Types and Arrays] 2. 기본 데이터 type net types & variable types net types 디지털 회로의 연결을 모델링. 값 저장 x must be driven with data variable types registers or flip flops 모델링 값 저장 o C 언어 등의 ==변수== 와 같다. data table data 설명 0 2진수 0 1 2진수 1 z High impedance x unknown value 변수의 일반적 구문 = ; - type 선언 - ` integer example = 100; ` Net Types in Verilog 다른 컴포넌트 사이의 물리적 연결 표현 can not be used to store data values or drive data 위 그림에서 mux의 output을 ff의 i.. 2024. 1. 2.
[Verilog Data Types and Arrays] 1. Data 표현 Verilog 를 쓸 때, digital data 값을 code로 표현해야 함. binary (2진수) hexadecimal (16진수) octal (8진수) 등. 데이터 표현에 있는 비트 수 또한 정의해야 함. 베릴로그 == HW circuits을 describe 하기 때문. 원하는 만큼의 data 버스를 만들 수 있음. ' 표현하고자 하는 data의 비트 수를 나타냄 data가 어떻게 표시되는지 명시함. b : binary h : hex o : octal d : decimal 실제 data 값 예시 // Binary value of 8 4'b1000; // Hex value of 8 4'h8; // Octal value of 8 4'o10; // Decimal value .. 2024. 1. 2.
[Verilog Tutorial] Level-1 Basic Verilog Module 모음 1. Verilog 의 구조 2023.12.31 - [Verilog/Basic] - [Basic Verilog Module] 1. Verilog 의 구조 [Basic Verilog Module] 1. Verilog 의 구조 (https://fpgatutorial.com의 내용을 정리함.) 1. Structuring Verilog Code FPGA Verilog 코딩은 HW 디자인이다. 컴퓨터 프로그래밍이 아니다. 서로 다른 여러 ==컴포넌트==의 동작을 설명해야 한다. 그 이후에 서로 han-pu.tistory.com 2. 모듈 인스턴스화 2024.01.02 - [Verilog/Basic] - [Basic Verilog Module] 2. 모듈 인스턴스화 [Basic Verilog Module] 2. 모.. 2024. 1. 2.
[Basic Verilog Module] 4. 예제 풀이 Verilog에서 module의 용도는? 더보기 - We use modules to define the behavior of a compoenet in verilog Verilog module에서 parameter의 용도는? 더보기 - We can use parameters to configure the behavior of our module when we instantiate it Port의 세 가지 type은? 더보기 - input - output - inout reg type과 wire type의 차이점은? 더보기 - The reg type can drive data and store valuse wheras the wire type can't named와 positional instantiati.. 2024. 1. 2.
[Basic Verilog Module] 3. 베릴로그 모듈 예시 synchronous counter 설계 예시 parameter를 사용 두 개의 instances로 instantiate instantiation 12-bits output instance 8-bits output instance RTL 제외, module IO 와 연결은 정의 counter module 2 inputs clock reset 1 output counter value parameter output bits에 숫자를 정의하기 위함. counter module 예시 코드 counter module 예시 코드 // Verilog 2001 module module counter #( parameter WIDTH = 8 ) ( input clock, input reset, output reg [WI.. 2024. 1. 2.
[Basic Verilog Module] 2. 모듈 인스턴스화 Module Instantiation Instantiation 번역하면 인스턴스화입니다. 용어는 생소할 수 있으나, 그렇게 어렵지 않은 개념입니다. 그러나, Verilog를 함에 있어 Instantiation을 모르거나 개념을 잘 잡지 못한다면 큰 불이익이 있을 정도로 중요한 개념입니다. Instantiation Instantiation은 이미 작성한 Verilog Module을 호출하는 과정입니다. 호출이 중요한 Key point인데, C 언어 혹은 Python 등의 다른 언어에서 함수를 호출하는 것과 비슷합니다. - Calling function in SW languages 1. 함수 선언 (input 변수, return 값, 함수 이름, 동작 등) 2. 함수 호출 SW languages에서 함수를 .. 2024. 1. 2.
[Basic Verilog Module] 1. Verilog 의 구조 (https://fpgatutorial.com의 내용을 정리함.) 1. Structuring Verilog Code : Verilog의 구조 Verilog HDL 코딩은 HW 디자인입니다. C, C++, Python 등의 SW 프로그래밍과 많은 부분에서 차이가 있습니다. Verilog HDL의 핵심 중 하나는 컴포넌트(Component) 혹은 모듈 (Module)입니다. (컴포넌트 참고링크 : http://wiki.hash.kr/index.php/%EC%BB%B4%ED%8F%AC%EB%84%8C%ED%8A%B8) 서로 다른 여러 컴포넌트의 동작을 설명해야 하며, 이후에는 서로 연결하는 작업이 필요합니다. 가장 중요한 점은 컴포넌트가 어떻게 작동하는지 알아야 시스템에 써먹을 수 있다. 는 것입니다. 저는 .. 2023. 12. 31.
[FPGA] 인생 첫 FPGA 보드 구매 HIL-A35T 어제가 생일이였거덩요. 나에게 주는 작은 (사실 개 큰) 선물입니다. 방학때 보드로... 시계도 만들어보고... 센서도 붙여보고... 재밌겠네요. FPGA 보드 스펙은 Xilinx 사의 Artix 계열입니다. Artix는 저가형의 무난한 라인업입니다! ZYNQ를 살까 고민 많이 했지만... 돈 모이면 나중에 사는걸로 ㅎㅎ 구매한 FPGA 보드는 아래 주소에 있습니다. https://smartstore.naver.com/ihil/products/9435350675 HIL-A35T (FPGA 개발보드) : 아이힐 스토어 [아이힐 스토어] 아이힐 스마트 스토어 입니다. smartstore.naver.com 다음 글에선 방학에 공부할 때 참고할 웹사이트 정리해서 올리겠습니다. 2023. 11. 29.
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