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[Guide Bright] 0. 아이디어 서론 또 이상한거 생각나서 프로젝트 진행하려고 한다. math photo는 cv를 배우면서 다시 하는걸로... Guide Bright 라는 이름의 프로젝트를 진행하려한다. 경계선 지능 장애 친구들이 chat-gpt를 통해 조금 더 안전하고 올바른 판단을 하는 어플이다. 경계선 지능 장애 사건 사고들 https://www.newspost.kr/news/articleView.html?idxno=96178 [보호받지 못하는 약자]② 경계성 지능장애 여성, 성매매 덫에 걸리다 - 뉴스포스트 경계성 지적 지능에 해당하는 사람들의 지능지수(IQ)는 일반적으로 70~85 사이다. 흔히 ‘경계성 지능장애’라고 불리는데, 이들은 평균보다 낮은 지적 능력 때문에 생활과 학습 등에 어려움을 겪 www.newspost.kr .. 2024. 1. 11.
[Testbench] 3. Time 모델링 design code 와 testbench code 의 차이점 testbench는 synthesize (합성 가능)에 신경 쓸 필요가 없다. 위의 결과로, 시간을 많이 쓰는 special 구조체를 쓸 수 있다. ==test stimulus 를 만드는 데 매우 중요== delay를 모델링할 수 있는 구조체. # 시간 단위 delay를 모델링 #10 semi-colon (;) 사용 X 이대로 쓰면 컴파일러 오류 발생 가능 ==할당과 같은 코드 줄에 delay를 작성하는 것이 일반적== 스케줄러 역할을 함. 신호 변경이 지연 시간 이후에 이루어지도록 예약 // A 는 10 시간단위 뒤에 1로 할당 #10 a = 1'b1; 2024. 1. 10.
[Testbench] 2. DUT 인스턴스화 testbench 작성의 시작 ==테스트의 top level로써 행동하는 verilog module 만들기== input, output X 테스트벤치 모듈이 완전히 독립적으로 작동해야하기 때문. module (); // 테스트벤치 코드 작성 endmodule : 테스트벤치 모듈 생성 이후 테스트 중인 설계를 instantiate해야 함. 코드를 stimulate하기 위해 신호를 설계에 연결 가능. # ( // parameters가 있으면 여기서 연결 . () ) ( // 모듈 ports에 연결 . (), . () ); 이 작업이 완료되면 FPGA에 stimulus를 작성할 준비가 됨. clock generating, reset, FPGA로 전송할 test data 생성이 포함. 이를 위해 베릴로그 구조체.. 2024. 1. 10.
[Testbench] 1. 테스트벤치의 구조 Verilog 설계 시, testbench 코딩을 통해 예상대로 작동하는지 확인. testbench 코딩 언어 VHDL Verilog System Verilog 업계에서 많이 채택됨. 가장 일반적으로 사용되는 언어. FPGA 설계를 위해 skill을 배우는 것은 중요. 한 번에 한 언어에 집중하자. 이번 글에선 Verilog에 집중. testbench 설계를 더 배우고 싶으면 udemy 등에서 유로 강의도 존재. Architecture of a Basic Testbench Testbench non-synthesizable (합성 불가능한) Verilog 코드로 구성 설계에 대한 입력을 생성하고 출력이 올바른지 확인 Stimulus block 입력 생성 Output Checker 출력 테스트 Stimulu.. 2024. 1. 10.
[Verilog Tutorial] level-5 Using the Always Block 모음 2024.01.10 - [Verilog/Basic] - [Using the Always Block] 1. Always block 이란? [Using the Always Block] 1. Always block 이란? always block 순차적으로 실행되는 코드 작성 sequential logic 을 설명할 때 매우 중요. 예제 풀이 전에 testbench 관련 내용을 읽고와도 좋음. The Always Block in Verilog Verilog 에서는 procedural blocks (절차적 블록 han-pu.tistory.com 2024.01.10 - [Verilog/Basic] - [Using the Always Block] 2. Blocking, Non-Blocking 할당 [Using the.. 2024. 1. 10.
[Using the Always Block] 4. 예제 풀이 1. continuous assignment 와 procedural blocks의 차이점은? 더보기 We use procedural blocks such as the always block to execute code sequentially in verilog. In contrast, continuous assignment is executed in parallel. 2. 왜 Sensitivity lists를 always block 에서 사용하나? 더보기 They define the list of signals that an always will wait on before resuming the execution of code. 3. blocking 과 non-blocking 할당의 차이점은? 더보기 W.. 2024. 1. 10.
[Using the Always Block] 3. Always Block 과 조합 회로 지금까지는 Always 블록으로 순차 회로 모델링만 고려했음. 조합 회로 모델링도 가능은 하다. // Verilog 2001 always @(a, b, c) begin logic_out = (a & b) | c; end // Verilog 1995 always @(a or b or c) begin logic_out = (a & b) | c; end assign 키워드 대신 always block 사용 조합 논리 회로 모델링 시, sen list 작성 방법 두 가지 회로의 각 입력을 or 또는 , 로 구분 문자를 사용하여 sen list에 포함할 신호를 자동으로 결정할 수도 있음. 문자는 Verilog 2001 표준 // Sen list always @(a, b, c) // Sen list in Veril.. 2024. 1. 10.
[Using the Always Block] 2. Blocking, Non-Blocking 할당 blocking , non-blocking 할당 non-blocking 할당 코드 작성시 2024. 1. 10.
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