728x90 반응형 Verilog HDL74 [Verilog Tutorial] Level-1 Basic Verilog Module 모음 1. Verilog 의 구조 2023.12.31 - [Verilog/Basic] - [Basic Verilog Module] 1. Verilog 의 구조 [Basic Verilog Module] 1. Verilog 의 구조 (https://fpgatutorial.com의 내용을 정리함.) 1. Structuring Verilog Code FPGA Verilog 코딩은 HW 디자인이다. 컴퓨터 프로그래밍이 아니다. 서로 다른 여러 ==컴포넌트==의 동작을 설명해야 한다. 그 이후에 서로 han-pu.tistory.com 2. 모듈 인스턴스화 2024.01.02 - [Verilog/Basic] - [Basic Verilog Module] 2. 모듈 인스턴스화 [Basic Verilog Module] 2. 모.. 2024. 1. 2. [Basic Verilog Module] 4. 예제 풀이 Verilog에서 module의 용도는? 더보기 - We use modules to define the behavior of a compoenet in verilog Verilog module에서 parameter의 용도는? 더보기 - We can use parameters to configure the behavior of our module when we instantiate it Port의 세 가지 type은? 더보기 - input - output - inout reg type과 wire type의 차이점은? 더보기 - The reg type can drive data and store valuse wheras the wire type can't named와 positional instantiati.. 2024. 1. 2. [Basic Verilog Module] 3. 베릴로그 모듈 예시 synchronous counter 설계 예시 parameter를 사용 두 개의 instances로 instantiate instantiation 12-bits output instance 8-bits output instance RTL 제외, module IO 와 연결은 정의 counter module 2 inputs clock reset 1 output counter value parameter output bits에 숫자를 정의하기 위함. counter module 예시 코드 counter module 예시 코드 // Verilog 2001 module module counter #( parameter WIDTH = 8 ) ( input clock, input reset, output reg [WI.. 2024. 1. 2. [Basic Verilog Module] 2. 모듈 인스턴스화 Module Instantiation Instantiation 번역하면 인스턴스화입니다. 용어는 생소할 수 있으나, 그렇게 어렵지 않은 개념입니다. 그러나, Verilog를 함에 있어 Instantiation을 모르거나 개념을 잘 잡지 못한다면 큰 불이익이 있을 정도로 중요한 개념입니다. Instantiation Instantiation은 이미 작성한 Verilog Module을 호출하는 과정입니다. 호출이 중요한 Key point인데, C 언어 혹은 Python 등의 다른 언어에서 함수를 호출하는 것과 비슷합니다. - Calling function in SW languages 1. 함수 선언 (input 변수, return 값, 함수 이름, 동작 등) 2. 함수 호출 SW languages에서 함수를 .. 2024. 1. 2. 이전 1 ··· 14 15 16 17 18 19 다음 728x90 반응형
