Verilog에서 module의 용도는?
- We use modules to define the behavior of a compoenet in verilog
Verilog module에서 parameter의 용도는?
- We can use parameters to configure the behavior of our module when we instantiate it
Port의 세 가지 type은?
- input
- output
- inout
reg type과 wire type의 차이점은?
- The reg type can drive data and store valuse wheras the wire type can't
named와 positional instantiation의 차이점은? 무엇이 더 쉽나? 이유는?
- We use an ordered list to connect ports when using positional instantiation. We have to explicitly define the port we are connecting to when we use named instantiation.
- Named instantiation is easier to maintain as the code is not affected if we change the order of the ports in the module declaration.
아래 그림의 회로에 대한 모듈을 선언하시오. (1995 표준과 2001 표준 둘 다)
```
// 2001 standard
module mux_ff (
input clock,
input a,
input b,
input addr,
output reg Q
);
// 1995 standard
module mux_ff (
clock,
a,
b,
addr,
q
);
input clock;
input a;
input b;
input addr;
output reg q;
endmodule
```
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