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HW Design/2. Verilog Practice

[DPU] DPU IP Block Design

by 한PU 2024. 3. 15.
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DPU Block Design

IP Block을 활용한 DPU Design Final Layout입니다.

Tutorial만 따라 진행했기에 동작 원리는 잘 모릅니다.

이제부터 공부해야죠.

 

Clocking Wizard를 통해 clk_in을 clk_out_150M과 clk_out_300M 으로 분주하고 있습니다.

Processor System Reset Block을 3개 깔아서 각각 300M, 150M, 기본 clk과 연결되어 있습니다.

더 공부하고 쓰도록 하겠습니다.

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