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베릴로그6

[HDLBits 해설] Vector0 문제 링크 : https://hdlbits.01xz.net/wiki/Vector0 문제 input에 3bit 버스 선언 출력을 4개로 분할하여 할당하십 Module 선언 module top_module ( input wire [2:0] vec, output wire [2:0] outv, output wire o2, output wire o1, output wire o0 ); endmodule 내 풀이 module top_module ( input wire [2:0] vec, output wire [2:0] outv, output wire o2, output wire o1, output wire o0 ); // Module body starts after module declaration assign ou.. 2024. 1. 18.
[HDLBits 해설] 7458 문제 링크 : https://hdlbits.01xz.net/wiki/7458 오늘부터 최소 1문제 이상 업로드 하겠습니다. 문제 설계하십셔. 방법 1. assign으로 output 할당 방법 2. output의 intermediate signals를 wire로 할당 Module 선언 module top_module ( input p1a, p1b, p1c, p1d, p1e, p1f, output p1y, input p2a, p2b, p2c, p2d, output p2y ); endmodule 내 풀이 module top_module ( input p1a, p1b, p1c, p1d, p1e, p1f, output p1y, input p2a, p2b, p2c, p2d, output p2y ); wire p1y.. 2024. 1. 18.
[Verilog] 베릴로그 기초 문법 Full 정리 요약 23.12.31 ~ 24.01.16 약 16일간 베릴로그 기초 문법을 공부했다. 마크다운 노트 페이지를 복붙 했기에 블로그 글 가독성이 떨어진다. 앞으로 종종 글을 이쁘게 수정할 예정. Verilog 기초 문법 A to Z 1. Module의 기초에 대하여 2024.01.02 - [Verilog/Basic] - [Verilog Tutorial] Level-1 Basic Verilog Module 모음 [Verilog Tutorial] Level-1 Basic Verilog Module 모음 2023.12.31 - [Verilog/Basic] - [Basic Verilog Module] 1. Verilog 의 구조 [Basic Verilog Module] 1. Verilog 의 구조 (https://.. 2024. 1. 16.
[Verilog Tutorial] level-3 Verilog Operators 모음 Verilog Operators 1. 비트 연산자 2024.01.04 - [Verilog/Basic] - [Verilog Operator] 1. 비트 연산자 [Verilog Operator] 1. 비트 연산자 Operator (연산자) 에 대해서 배울 예정 디지털 데이터를 처리하는 방법을 제공 대부분의 경우 verilog operators를 사용할 때 합성을 원하는 boolean 표현식, 논리회로를 생성 synthesizable code에 쓸 수 없는 han-pu.tistory.com 2. 산술 연산자 2024.01.04 - [Verilog/Basic] - [Verilog Operator] 2. 산술 연산자 [Verilog Operator] 2. 산술 연산자 == 산술 연산자 변수를 이용해 수학적 함수를.. 2024. 1. 4.
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