Verilog Operators
1. 비트 연산자
2024.01.04 - [Verilog/Basic] - [Verilog Operator] 1. 비트 연산자
[Verilog Operator] 1. 비트 연산자
Operator (연산자) 에 대해서 배울 예정 디지털 데이터를 처리하는 방법을 제공 대부분의 경우 verilog operators를 사용할 때 합성을 원하는 boolean 표현식, 논리회로를 생성 synthesizable code에 쓸 수 없는
han-pu.tistory.com
2. 산술 연산자
2024.01.04 - [Verilog/Basic] - [Verilog Operator] 2. 산술 연산자
[Verilog Operator] 2. 산술 연산자
== 산술 연산자 변수를 이용해 수학적 함수를 만드는 데에 사용 synthesizable code 와 같이 사용할 때는 고려해야할 것들이 있음. 덧셈, 뺄셈, 곱셈 연산자는 대부분 합성 가능 But, 논리적 성능이 최적
han-pu.tistory.com
3. 관계 연산자
2024.01.04 - [Verilog/Basic] - [Verilog Operator] 3. 관계 연산자
[Verilog Operator] 3. 관계 연산자
== 관계 연산자 다른 두 개의 변수를 비교하기 위해 사용 비교의 결과는 Boolean logical 1 or 0 C 언어, Java와 유사 Full list of relational operators 연산자 표현 > greater than >= greater than or equal to
han-pu.tistory.com
4. 논리 연산자
2024.01.04 - [Verilog/Basic] - [Verilog Operator] 4. 논리 연산자
[Verilog Operator] 4. 논리 연산자
== 논리 연산자 bit wise operators 와 유사 ( 2024.01.04 - [Verilog/Basic] - [Verilog Operator] 3. 관계 연산자 ) But, 논리 연산자는 gates를 모델링 하는 것에 쓰이지 않음 relational operators 와 같이 복잡한 표현을 build
han-pu.tistory.com
5. 시프트 연산자
2024.01.04 - [Verilog/Basic] - [Verilog Operator] 5. 시프트 연산자
[Verilog Operator] 5. 시프트 연산자
== 시프트 연산자 특정한 논리 함수를 위해 사용 Table 연산자 표현 shift right logical shift right arithmetic 디지털 회로를 design 할 때, shift 연산을 자주 사용 두 개의 인수(argument) 필요 시프트 하려는 신
han-pu.tistory.com
6. 조건 연산자 (삼항 연산자)
2024.01.04 - [Verilog/Basic] - [Verilog Operator] 6. 조건 연산자
[Verilog Operator] 6. 조건 연산자
== 조건 연산자 (삼항 연산자) 조건문을 기반으로 신호에 데이터를 assign ? 연산자 앞에 논리식을 작성하고, T/F를 판단 output 은 T/F 중 하나에 assign C 언어나 Java에도 있으나, Ternary operator (삼항 연산
han-pu.tistory.com
7. Concatenation & Replication 연산자
2024.01.04 - [Verilog/Basic] - [Verilog Operator] 7. Concatenation and Replication Operator
[Verilog Operator] 7. Concatenation and Replication Operator
글 제목은 원래 한글로 적나, 한글을 모르겠음요 Concatenation 연결 연산자 ?? 합체 연산자 ?? 벡터, 배열, 숫자 표현을 의미 데이터끼리 붙이는 연산자 Replication 복제 연산자 두 경우 모두 연산자의 o
han-pu.tistory.com
8. 예제 풀이
2024.01.04 - [Verilog/Basic] - [Verilog Operator] 8. 예제 풀이
[Verilog Operator] 8. 예제 풀이
1. 베릴로그에서 logic gates를 모델링할 때 사용하는 연산자는? 더보기 bit-wise operators 2. arithmetic operators 중 두 개는 aynthesizable code와 사용해서는 안된다. 무엇인가? 더보기 - ** (지수) - % (모듈러스) -
han-pu.tistory.com
'HW Design > 1. Verilog HDL Basic' 카테고리의 다른 글
| [Using Continuous Assignment] 2. Combinational Logic Circuits (0) | 2024.01.10 |
|---|---|
| [Using Continuous Assignment] 1. 연속 할당 in 베릴로그 (0) | 2024.01.10 |
| [Verilog Operator] 8. 예제 풀이 (1) | 2024.01.04 |
| [Verilog Operator] 7. Concatenation and Replication Operator (2) | 2024.01.04 |
| [Verilog Operator] 6. 조건 연산자 (3) | 2024.01.04 |
