[Verilog Practice] Clock Gating Model (Waveform)

Testbench의 전반적인 이해를 위해 Clock gating model code를 작성하고 waveform을 확인하였다.

clock_gating_model waveform

Clock Gating Model?

Clock gating은 디지털 회로 설계에서 전력 소모를 줄이기 위한 기술 중 하나이다. 이 기술은 특정 조건 하에서 clock signal을 차단하여 특정 부분의 회로가 동작하지 않도록 하는 방법을 사용한다. Clock gating은 주로 CMOS 기반의 디지털 회로에서 유용하며, 이는 CMOS 회로의 전력 소모가 동적으로 전환될 때 (즉, 0에서 1 또는 1에서 0으로 전환될 때) 발생하기 때문이다.

 

Clock Gating의 원리

1. Enable Signal: Clock gating은 'enable' signal을 사용한다. 이 enable signal은 특정 조건 하에서 clock을 차단하거나 허용하는 데 사용된다.

2. Gating Cell: 실제 clock gating은 gating cell을 사용하여 수행된다. 이 cell은 주로 AND gate 나 OR gate로 구성되며, clock 신호와 enable 신호를 입력으로 받아 clock 신호를 출력한다.

3. 동작: Enable 신호가 활성화되면 (즉, '1'일 때) clock 신호는 gating cell을 통과하고, 대상 회로로 전달된다. 반면에, enable 신호가 비활성화되면 (즉, '0'일 때) clock 신호는 차단되어 대상 회로로 전달되지 않는다.

 

Clock Gating의 장점

 1. 전력 절약: 불필요한 clock 신호를 차단함으로써 전력 소모를 줄일 수 있다.

 2. 동적 제어: 실시간으로 clock gating을 제어할 수 있어, 회로의 동작 상태에 따라 전력 소모를 최적화할 수 있다.

 

Clock Gating의 단점

 1. 디자인 복잡성: clock gating logic을 추가하면 디자인의 복잡성이 증가할 수 있다.

 2. 타이밍 문제: clock gating logic의 추가로 인해 타이밍 문제가 발생할 수 있다.

 

// Clock gating은 전력 최적화를 위한 기술이다.