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Verilog HDL/1. Verilog HDL Basic (문법)

[Testbench] 8. 예제 풀이

by 한PU 2024. 1. 13.
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1. 기본 테스트벤치에서 DUT에 inputs를 생성하는 블록은?

 

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The stimulus block is used to generate inputs to the DUT.

 

2. 테스트벤치로 사용할 수 있는 빈 모듈을 만드시오.

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module exercise_tb();
    // code here
endmodule : exercise_tb

 

3. 왜 named instantiation을 선호하는가?

 

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It is easier to maintain our code as the module connections are explicitly given.

 

4. $display 와 $monitor의 차이점은?

 

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The $display task runs once whenever it is called. The $monitor task monitors a number of signals and displays a message whenever one of them changes state.

 

5. stimulus를 생성하는 코드를 작성하시오.

    3 input AND gate와 10ns의 delay를 가짐.

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`timescale 1ns / 1ps

initial begin
and_in = 3'b000;
#10
and_in = 3'b001;
#10
and_in = 3'b010;
#10
and_in = 3'b011;
#10
and_in = 3'b100;
#10
and_in = 3'b101;
#10
and_in = 3'b110;
#10
and_in = 3'b111;
end

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