728x90 반응형 HW Design/2. Verilog Practice13 [Verilog] Counter를 이용한 LED 제어 구현 Counter를 이용한 LED 제어 기능 정의 Counter를 이용하여 LED를 On/Off 100MHz의 Clock을 입력 받아 0.5s Counter를 구현 회로도 결과 2024. 1. 31. [Verilog] 세제곱 Pipeline 설계 Pipeline 기능 정의 input에 대한 세제곱 값을 출력 input 값이 유효한지 확인하는 valid 신호 Pipeline Latency : 3 cycle Throughput : 1 cycle 회로도 결과 Waveform 초반 부분 (사진 위) 후반 부분 (사진 아래) 2024. 1. 22. [Verilog] 100진 Counter 설계 100진 Counter 기능 정의 simulation 시작 시 rst로 cnt 초기화 positive edge clk 일 때 cnt 1 씩 증가 100이 되면 100에서 더이상 증가하지 않는 신호 99에서 0으로 순환하는 신호 회로도 cnt 1씩 증가하는 회로 블록 다이어그램 결과 waveform 2024. 1. 22. [Verilog Practice] Clock Gating Model (Waveform) Testbench의 전반적인 이해를 위해 Clock gating model code를 작성하고 waveform을 확인하였다. Clock Gating Model? Clock gating은 디지털 회로 설계에서 전력 소모를 줄이기 위한 기술 중 하나이다. 이 기술은 특정 조건 하에서 clock signal을 차단하여 특정 부분의 회로가 동작하지 않도록 하는 방법을 사용한다. Clock gating은 주로 CMOS 기반의 디지털 회로에서 유용하며, 이는 CMOS 회로의 전력 소모가 동적으로 전환될 때 (즉, 0에서 1 또는 1에서 0으로 전환될 때) 발생하기 때문이다. Clock Gating의 원리 1. Enable Signal: Clock gating은 'enable' signal을 사용한다. 이 enabl.. 2023. 10. 4. 이전 1 2 3 4 다음 728x90 반응형
