728x90 반응형 HW Design/2. Verilog Practice13 [full_subtractor] 3. Behavioral Modeling 간단한 구조라서 Dataflow Modeling과 거의 비슷합니다. always block을 쓴다는 점이 좀 다르네요. Dataflow Modeling도 같은 schematic이 나왔으므로 작동할 것 같습니다. Code: `timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: // // Create Date: 2024/03/11 13:47:11 // Design Name: // Module Name: full_subtractor_3 // Project Name: // Target Devices: // Tool Versions: //.. 2024. 3. 11. [full_subtractor] 2. Dataflow Modeling 아무 생각 없이 잘못 짠 것 같습니다. 작동은 되나? - 테스트 벤치 결과 잘 됩니다. 아래 첨부 code: `timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: // // Create Date: 2024/03/11 13:40:54 // Design Name: // Module Name: full_subtractor_2 // Project Name: // Target Devices: // Tool Versions: // Description: // // Dependencies: // // Revision: // Revision 0.. 2024. 3. 11. [full_subtractor] 1. Structural Modeling Code: `timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: // // Create Date: 2024/03/10 22:49:18 // Design Name: // Module Name: full_subtractor_1 // Project Name: // Target Devices: // Tool Versions: // Description: // Full Subtractor in Structural Modeling // Dependencies: // // Revision: // Revision 0.01 - File Creat.. 2024. 3. 10. [Verilog] SPI Master 구현 SPI Master 기능 정의 slave_id : 0x64 (for write), 0x65 (for read) Address : 8 bits 연속 Access 지원하지 않음. 회로도 결과 2024. 1. 31. 이전 1 2 3 4 다음 728x90 반응형
