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Verilog16

[Basic Verilog Module] 1. Verilog 의 구조 (https://fpgatutorial.com의 내용을 정리함.) 1. Structuring Verilog Code : Verilog의 구조 Verilog HDL 코딩은 HW 디자인입니다. C, C++, Python 등의 SW 프로그래밍과 많은 부분에서 차이가 있습니다. Verilog HDL의 핵심 중 하나는 컴포넌트(Component) 혹은 모듈 (Module)입니다. (컴포넌트 참고링크 : http://wiki.hash.kr/index.php/%EC%BB%B4%ED%8F%AC%EB%84%8C%ED%8A%B8) 서로 다른 여러 컴포넌트의 동작을 설명해야 하며, 이후에는 서로 연결하는 작업이 필요합니다. 가장 중요한 점은 컴포넌트가 어떻게 작동하는지 알아야 시스템에 써먹을 수 있다. 는 것입니다. 저는 .. 2023. 12. 31.
[Verilog Tutorial] 1 - Introduction (www.asic-world.com/verilog/veritut.html의 글을 읽고 번역한 내용입니다.) 모든 예제는 Icarus Verilog 시뮬레이터를 사용합니다. Introduction -소개 Verilog는 HARDWARE DESCRIPTION LANGUAGE (HDL)이다. 즉, 하드웨어를 표현하기 위한 언어이다. HDL은 digital system을 표현하기 위한 언어인데, 그 예로 network switch, microprocessor, memory, flip-flop 등이 있다. HDL은 모든 level의 digital HW를 표현할 수 있다. // D_Filp-Flop Code module d_ff ( d, clk, q, q_bar); input d, clk; output q, q_b.. 2023. 10. 4.
[Verilog Practice] Clock Gating Model (Waveform) Testbench의 전반적인 이해를 위해 Clock gating model code를 작성하고 waveform을 확인하였다. Clock Gating Model? Clock gating은 디지털 회로 설계에서 전력 소모를 줄이기 위한 기술 중 하나이다. 이 기술은 특정 조건 하에서 clock signal을 차단하여 특정 부분의 회로가 동작하지 않도록 하는 방법을 사용한다. Clock gating은 주로 CMOS 기반의 디지털 회로에서 유용하며, 이는 CMOS 회로의 전력 소모가 동적으로 전환될 때 (즉, 0에서 1 또는 1에서 0으로 전환될 때) 발생하기 때문이다. Clock Gating의 원리 1. Enable Signal: Clock gating은 'enable' signal을 사용한다. 이 enabl.. 2023. 10. 4.
[Verilog Practice] reg 회로 분석 reg 란? 'reg'는 Verilog HDL(하드웨어 기술 언어)에서 사용되는 데이터 형식입니다. 'reg'는 "register"의 약자로, 이 데이터 타입은 연속적인 대입문(continuous assignment)이 아닌, 항상 블록(always block) 또는 초기 블록(initial block) 내에서 대입되어야 합니다. 'reg' 타입은 0과 1, 그리고 'x'(알 수 없음), 'z'(고립 상태)의 4가지 값을 가질 수 있습니다. 이는 디지털 로직 디자인에서 상태를 표현하는 데 사용됩니다. // 알 수 없음 = Don't care , 고립 상태 = High Impedance 예를 들어, 아래는 'reg' 타입의 변수를 사용한 Verilog 코드의 예입니다: module reg_example; .. 2023. 9. 28.
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