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HW Design/1. Verilog HDL Basic

[Verilog Operator] 3. 관계 연산자

by 한PU 2024. 1. 4.
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  • == 관계 연산자
  • 다른 두 개의 변수를 비교하기 위해 사용
  • 비교의 결과는 Boolean
    • logical 1 or 0
  • C 언어, Java와 유사

Full list of relational operators

연산자 표현
> greater than
>= greater than or equal to
< less than
<= less than or equal to
== is equal to
!= is not equal to
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