728x90 반응형 HW Design79 [full_subtractor] 2. Dataflow Modeling 아무 생각 없이 잘못 짠 것 같습니다. 작동은 되나? - 테스트 벤치 결과 잘 됩니다. 아래 첨부 code: `timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: // // Create Date: 2024/03/11 13:40:54 // Design Name: // Module Name: full_subtractor_2 // Project Name: // Target Devices: // Tool Versions: // Description: // // Dependencies: // // Revision: // Revision 0.. 2024. 3. 11. [full_subtractor] 1. Structural Modeling Code: `timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: // // Create Date: 2024/03/10 22:49:18 // Design Name: // Module Name: full_subtractor_1 // Project Name: // Target Devices: // Tool Versions: // Description: // Full Subtractor in Structural Modeling // Dependencies: // // Revision: // Revision 0.01 - File Creat.. 2024. 3. 10. [Verilog] SPI Master 구현 SPI Master 기능 정의 slave_id : 0x64 (for write), 0x65 (for read) Address : 8 bits 연속 Access 지원하지 않음. 회로도 결과 2024. 1. 31. [Verilog] Counter를 이용한 LED 제어 구현 Counter를 이용한 LED 제어 기능 정의 Counter를 이용하여 LED를 On/Off 100MHz의 Clock을 입력 받아 0.5s Counter를 구현 회로도 결과 2024. 1. 31. 이전 1 2 3 4 5 6 ··· 20 다음 728x90 반응형