728x90 반응형 HW Design/1. Verilog HDL Basic54 [Verilog Tutorial] level-6 Testbench 모음 2024.01.10 - [Verilog/Basic] - [Testbench] 1. 테스트벤치의 구조 [Testbench] 1. 테스트벤치의 구조 Verilog 설계 시, testbench 코딩을 통해 예상대로 작동하는지 확인. testbench 코딩 언어 VHDL Verilog System Verilog 업계에서 많이 채택됨. 가장 일반적으로 사용되는 언어. FPGA 설계를 위해 skill을 배우는 것 han-pu.tistory.com 2024.01.10 - [Verilog/Basic] - [Testbench] 2. DUT 인스턴스화 [Testbench] 2. DUT 인스턴스화 testbench 작성의 시작 ==테스트의 top level로써 행동하는 verilog module 만들기== input, ou.. 2024. 1. 13. [Statement] 3. 예제 풀이 1. Verilog Design에서 sequential statements를 작성할 때 어떤 blocks를 사용하는가? 더보기 Sequential statements can only be written within a procedural block such as an always block or initial block. 2. if문에서 if를 제외할 때 쓰는 키워드는? 더보기 We can exclude the else and else if keywords if they are not needed. 3. 한 번에 실행할 수 있는 if문의 분기는 몇개인가? 더보기 A maximum of one branch in an if statement can execute at any time. 4. case문에서 언.. 2024. 1. 13. [Statement] 2. case문 4 to 1 mux 회로 large mux에 case 문이 많이 쓰임 가독성이 좋아서. always @(*) begin case (addr) 2'b00 : begin q = a; end 2'b01 : begin q = b; end 2'b10 : begin q = c; end default : begin q = d; end endcase end 고려할 점. blocking assignment를 한다는 것. non-blocking은 ff이 배치되기 때문. default 키워드는 제거 가능 d 에 대한 addr는 따로 명시해줘야함. 2024. 1. 13. [Statement] 1. if문 if statement 와 case statement 에 대해 배울 것. (복습) always blocks 등의 procedural blocks를 쓰는 이유? 순차적으로 실행되는 베릴로그 code를 작성하기 위해. sequential statements if statement case statement Verilog If Statement conditional statement 불리언 조건을 이용하여 실행할 코드 블록을 결정. C 등의 if문과 유사 // 일반 구문 if () begin // code to execute end else if () begin // code to execute end else begin // code to execute end else 와 else if 는 제외 가능. ex.. 2024. 1. 13. 이전 1 2 3 4 5 6 7 ··· 14 다음 728x90 반응형
