728x90 반응형 Verilog14 [DPU] DPU Block 공부하기 - (2) 2024.03.18 - [HW Design/NPU] - [DPU] DPU Block 공부하기 - (1) 저번 글에서 DPU Top level Block Diagram 을 보았다. Example System with DPU DPU를 이용한 Example System의 Block Diagram이다. Example System 이기에, 우리의 프로젝트와는 맞지 않는 Example일 수 있지만, 신호가 카메라에서 시작되는 점을 미루어보아 CV 쪽 내용임을 볼 수 있다. 우리의 프로젝트는 DPU YOLO implement 이니 비슷하다고 볼 수 있다. DPU 주변부를 보면 AXI Interconnect를 통해 data flow가 이루어짐을 볼 수 있다. Example System의 DPU Data flow PS .. 2024. 3. 21. [HDLBits 해설] Vector 2 문제 링크 : https://hdlbits.01xz.net/wiki/Vector2 문제 32-bit input과 output이 있다. 각 신호는 4-byte씩 끊어서 볼 수 있다. input의 byte 순서를 반대로 output 에 저장하라. AaaaaaaaBbbbbbbbCcccccccDddddddd => DdddddddCcccccccBbbbbbbbAaaaaaaa Module 선언 module top_module( input [31:0] in, output [31:0] out );// // assign out[31:24] = ...; endmodule 내 풀이 module top_module( input [31:0] in, output [31:0] out ); assign out [31:24] = in .. 2024. 1. 22. [HDLBits 해설] Vector 1 문제 링크 : https://hdlbits.01xz.net/wiki/Vector1 문제 16bits, [15:0] input 을 8 bit씩 반반 나눠서 output으로 보내는 combinational circuit 설계 lower [7:0] byte 와 upper [15:8] byte 로 나누시오. Module 선언 `default_nettype none // Disable implicit nets. Reduces some types of bugs. module top_module( input wire [15:0] in, output wire [7:0] out_hi, output wire [7:0] out_lo ); endmodule 내 풀이 `default_nettype none // Disable .. 2024. 1. 22. [HDLBits 해설] Vector0 문제 링크 : https://hdlbits.01xz.net/wiki/Vector0 문제 input에 3bit 버스 선언 출력을 4개로 분할하여 할당하십 Module 선언 module top_module ( input wire [2:0] vec, output wire [2:0] outv, output wire o2, output wire o1, output wire o0 ); endmodule 내 풀이 module top_module ( input wire [2:0] vec, output wire [2:0] outv, output wire o2, output wire o1, output wire o0 ); // Module body starts after module declaration assign ou.. 2024. 1. 18. 이전 1 2 3 4 다음 728x90 반응형
