[NPU] Convolution Verilog Design

[그림1] Schematic

 

Convolution Design

4bit의 Data input과 4bit의 Weight input을 각 비트마다 곱하고 모든 값을 더하는 Convolution Design이다.

MUX를 도입하여 0일때는 feedback 값이 들어가지 않게, 1일때는 feedback값이 들어가게 설계하였다.

 

https://velog.io/@hyal/%EB%B2%94%EC%9A%A9%EC%A0%81%EC%9D%B8-NPU-%EA%B0%9C%EB%B0%9C%EA%B8%B03-%EC%95%84%ED%82%A4%ED%85%8D%EC%B2%982

범용적인 NPU 개발기(3) - 아키텍처(2) - convolution

위 게시글을 레퍼런스하여 설계하였다.

위 게시글에서 더 자세하고 좋은 정보를 얻을 수 있다.

 

4bit의 데이터를 처리하여 7bit의 output이 나온다.