[DPU] DPU Block 공부하기 - (2)

2024.03.18 - [HW Design/NPU] - [DPU] DPU Block 공부하기 - (1)

 

저번 글에서 DPU Top level Block Diagram 을 보았다.

 

Example System with DPU

Example System with Inergrated DPU

DPU를 이용한 Example System의 Block Diagram이다.

Example System 이기에, 우리의 프로젝트와는 맞지 않는 Example일 수 있지만,

신호가 카메라에서 시작되는 점을 미루어보아 CV 쪽 내용임을 볼 수 있다.

우리의 프로젝트는 DPU YOLO implement 이니 비슷하다고 볼 수 있다.

 

DPU 주변부를 보면 AXI Interconnect를 통해 data flow가 이루어짐을 볼 수 있다.

 

Example System의 DPU Data flow

 

DPU Data flow

PS 영역에 있는 하나의 AXI Inerconnect에서 PL 영역으로 두 개의 AXI Interconnect가 통신하는 것 을 볼 수 있는데,

DPU 기준 Input 1개에 Inout 3개로 이루어져 있다.

 

DPU Signal Description

 

DPU Signal Description

DPU Signal Description 을 살펴보자.

AXI 용어가 포함된 모든 Signal을 모아보자.

Signal Name	Interface Type	Width	I/O	Description
S_AXI	Memory mapped AXI slave interface	32	I/O	32-bit memory mapped AXI interface for registers
s_axi_aclk	Clock	1	I	AXI clock input for S_AXI
s_axi_aresetn	Reset	1	I	Active-Low reset for S_AXI
m_axi_dpu_aclk	Clock	1	I	Input clock used for DPU general logic
m_axi_dpu_aresetn	Reset	1	I	Active-Low reset for DPU general logic
DPUx_M_AXI_INSTR	Memory mapped AXI master interface	32	I/O	32-bit memory mapped AXI interface for DPU instructions
DPUx_M_AXI_DATA0	Memory mapped AXI master interface	128	I/O	128-bit memory mapped AXI interface for DPU data
DPUx_M_AXI_DATA1	Memory mapped AXI master interface	128	I/O	128-bit memory mapped AXI interface for DPU data
SFM_M_AXI (optional)	Memory mapped AXI master interface	128	I/O	128-bit memory mapped AXI interface for softmax data

 

AXI Signal 중 Clock, Reset, Optional Signal을 제외하면

AXI Slave interface Signal, Master INSTR Signal, Master DATA Signal

이렇게 구성되어 있다. 

 

AXI 란?

가장 중요한 내용인 AXI가 무엇인가? 에 대해서

나도 잘 모르기에 다음 글에선 AXI를 공부해와서 글을 작성하도록 하겠다.