반응형 HW Design Study12 [NPU] Convolution Verilog Design Convolution Design 4bit의 Data input과 4bit의 Weight input을 각 비트마다 곱하고 모든 값을 더하는 Convolution Design이다. MUX를 도입하여 0일때는 feedback 값이 들어가지 않게, 1일때는 feedback값이 들어가게 설계하였다. https://velog.io/@hyal/%EB%B2%94%EC%9A%A9%EC%A0%81%EC%9D%B8-NPU-%EA%B0%9C%EB%B0%9C%EA%B8%B03-%EC%95%84%ED%82%A4%ED%85%8D%EC%B2%982 범용적인 NPU 개발기(3) - 아키텍처(2) - convolution 내가 생각한 convolution layer를 수행하기 위한 아키텍처는 2가지가 있는데 한가지는 구현이 쉽지만 효.. 2024. 3. 30. [DPU] DPU Block 공부하기 - (2) 2024.03.18 - [HW Design/NPU] - [DPU] DPU Block 공부하기 - (1) 저번 글에서 DPU Top level Block Diagram 을 보았다. Example System with DPU DPU를 이용한 Example System의 Block Diagram이다. Example System 이기에, 우리의 프로젝트와는 맞지 않는 Example일 수 있지만, 신호가 카메라에서 시작되는 점을 미루어보아 CV 쪽 내용임을 볼 수 있다. 우리의 프로젝트는 DPU YOLO implement 이니 비슷하다고 볼 수 있다. DPU 주변부를 보면 AXI Interconnect를 통해 data flow가 이루어짐을 볼 수 있다. Example System의 DPU Data flow PS .. 2024. 3. 21. [DPU] DPU Block 공부하기 - (1) DPU Block 공부하기 - (1) 이번에 DPU 최적화를 주제로 한이음 ict 프로젝트를 신청했다. 프로젝트의 흐름은 다음과 같다. 1. DPU 설계2. DPU 전력 분석 및 최적화 DPU 성능 분석 및 최적화3. DPU 전력, 성능 분석 및 전성비 비교 연구 후 핀포인트 찾기 잘 될까?? 하다가 얻어가는게 많을 것 같다.DPU 설계부터 해보려한다. DPU 설계를 위해 DPU top 모듈 내부의 모듈을 살펴보고자 한다.참고 자료는 Xilinx 사의 Zynq DPU v3.0 Product Guide이다.Vitis AI가 아닌 DNNDK를 쓸 예정이라 그렇다. (3.0 이후 버전은 Vitis AI 사용) 공부해야 할 모듈 리스트APU - Application Processing UnitHPS - H.. 2024. 3. 18. [Verilog] 베릴로그 기초 문법 Full 정리 요약이 글을 찾은 분들은 Verilog HDL에 대한 기초적인 이해가 있을 것이다.Verilog HDL을 잘 하려면 어떻게 해야할까?여타 다른 코딩이 그렇듯, 많이 만들어 봐야한다.Verilog 코딩을 많이 해보진 않았지만... 제일 처음 시작한게 2022년 후반기이므로 처음 만져본 이후 2년이 흘렀다.그 간의 생각들을 정리해서 글을 써보겠다. (아래 링크 참조) 2024.09.10 - [HW Design/RoadMap] - [Verilog] 베릴로그를 잘 하려면...(1) [Verilog] 베릴로그를 잘 하려면...(1)Verilog HDL이란?우선 HDL은 Hardware Description Language이다. 즉 HW 표현 언어이다.베릴로그는 다른 언어와 다른 언어로 치는 경우가 많은데, HW .. 2024. 1. 16. 이전 1 2 3 다음 반응형
