반응형 reg1 [Verilog Practice] reg 회로 분석 reg 란? 'reg'는 Verilog HDL(하드웨어 기술 언어)에서 사용되는 데이터 형식입니다. 'reg'는 "register"의 약자로, 이 데이터 타입은 연속적인 대입문(continuous assignment)이 아닌, 항상 블록(always block) 또는 초기 블록(initial block) 내에서 대입되어야 합니다. 'reg' 타입은 0과 1, 그리고 'x'(알 수 없음), 'z'(고립 상태)의 4가지 값을 가질 수 있습니다. 이는 디지털 로직 디자인에서 상태를 표현하는 데 사용됩니다. // 알 수 없음 = Don't care , 고립 상태 = High Impedance 예를 들어, 아래는 'reg' 타입의 변수를 사용한 Verilog 코드의 예입니다: module reg_example; .. 2023. 9. 28. 이전 1 다음 반응형
