[3] RISC-V 프로젝트 기획

오랜만입니다 ㅎㅎ

영어공부 하느라고 블로그는 완전 버리고 있었네요.
다시 열심히~~~

 

이번 포스팅은 프로젝트 기획입니다.
Gemini의 도움을 팍팍 받아 프로젝트를 진행해보겠습니다.

 

RISC-V 기본 프레임워크

[1] ISA

RV32I (32bit 기본 정수 명령어 집합)으로 진행할 예정입니다.
이 ISA는 47개의 기본 명령어로 컴파일러 지원을 받을 수 있으며, 운영체제를 올리기 위한 최소 사양입니다.

 

기본적으로 RV32I 명령어는 40개인데, Zicsr 확장 명령어 6개와 fence.i를 포함하여 47개의 명령어를 이용합니다.

 

[2] 마이크로아키텍쳐

단계별로 설계할 예정입니다.

Single Cycle -> Multi Cycle -> Pipelined 설계를 할 예정입니다.

아래 표는 각 단계별 주요 내용입니다.

 

마이크로아키텍쳐 단계

 

시스템 설계 스펙

[1] 타겟 FPGA 디바이스

PYNQ-Z2를 사용할 예정입니다.

Zynq-7000으로 구성되어있습니다.

 

[2] 메모리 구조

Instruction Memory: 16KB ~ 64KB (보드 내부 BRAM 사용)

Data Memory: 16KB ~ 64KB (보드 내부 BRAM 사용)

 

ISA 관련하여

우선 RV32I의 기본 명령어 40개는 아래와 같이 구성되어 있습니다.

RV32I 명령어 집합 40개

이 중 각 마이크로아키텍쳐의 성능 비교에 필요하지 않은 ecall, ebreak, fence를 제외한

37개의 명령어를 구현할 예정입니다.

 

워크플로우

프로젝트 워크플로우